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分割的Allegro平台的新技术可改进约束驱动的设计流程并缩短设计周期
【2006年4月26日加州圣何塞】Cadence设计系统公司（纳斯达克号：CDNS）今天宣布：公司已经把其产品分割策略扩展至Cadence? Allegro?系统互连设计平台，可向印刷电路板（PCB）设计师提供分层级的一系列产品。该声明是Cadence产品分割策略最新的一次，可根据特定级别的设计复杂性向用户提供多种层次的技术。新的Allegro平台的发布提供了根据不同的设计复杂性添减的一系列产品，其中也包含了新产品：Allegro Design Workbench XL和 Allegro Design Publisher XL。

新的Allegro可供产品包含L、XL和GXL三个级别。Allegro L产品系列为PCB设计提供瞄向解决主流设计问题的产品。Allegro XL产品系列通过集成的约束驱动自动控制和基于分布式的团队设计生产能力，提供应对更复杂和高端的设计挑战的高级PCB设计产品。 Allegro GXL产品系列提供差异化的PCB设计产品，可应对诸如高级封装协同设计及数千兆赫兹级信号完整性（SI）分析的前沿设计挑战。

Allegro Design Workbench XL是全新产品，可为Allegro 设计库提供组件信息和库管理，可使库修订控制自动化，并向全世界的公司设计中心提供发布包括一致性信息如RoHS的已知库的方法。这可使设计周期和组件搜索缩减达50%。

“我承认需要像管理我们的数据那样高效地管理我们的工艺。”富士通网络通信的设计自动化高级经理Gary Carter说道，“Cadence的Allegro Design Workbench使我们做到这两点。它经简单设置就可以符合我们的工艺和标准，使Cadence的技术与我们设计工艺中使用的其他工具集成。我们的工程师也要求获得当前的、完整的组件信息，包括技术和商业数据，例如：成本、提前期和可用性、类似于RoHS的指示所需的一致性数据等。Design Workbench收集这样的信息并使工程师能在一个规整的视角看到该信息。”

Allegro Design Publisher XL可使通过Allegro Design Entry HDL产生的设计发布于智能化的便于浏览的PDF文件中。这给公司内外的设计团队浏览设计提供了一个无需Cadence设计的进入工具的简单方式。

这次最新发布为Allegro PCB SI加入了一项全新的板级总线分析功能，可缩短用于如DDR2 内存等接口的源同步信号验证的时间。其他与源同步接口有关的增强包括对片内终结器（ODT）的支持、时钟的联合、总线的滤波信号、板级定制激励联合、及安装和控制时间报告。另外，Allegro PCB Editor也被加强以减少识别关键网络的时间，这些网络可能存在返回路径问题。

“在板级分配网络上有抖动的定制激励，为网络分配不同的时钟速度，这些功能大大简化了各种类型接口的批量模式分析。” Celestica工程经理Kai Keskinen说道，“在板级设置好以后，使用源同步信号的接口的全部模拟可显著加速。

“设计师日益希望整合和达到新的高速接口如PCI Express 和 DDR2的多重需求。我们的客户在寻找为他们特定水平的设计需求量身定做的技术，”Cadence负责Allegro与Virtuoso设计平台营销的公司副总裁Charlie Giorgetti说，“Allegro平台这次最新的发布和分割，是另一个显示Cadence继续领先于为硅封装电路板协同设计市场分支提供深思熟虑的设计解决方案的例子。

Allegro是Cadence第三个采用分割的方法以产生面向用户的解决方案的平台。2005年，Cadence推出了分层级的一系列Incisive?基于功能性验证的产品和根据设计复杂性增减的Encounter?数字IC设计产品。

Allegro L, XL和GXL会在2006年7月上市。对Allegro平台的最新版本更多细节感兴趣的人士可以注册参加一个就近的Cadence技术大会，或者联系Cadence在当地的销售经理。 

cadence做的越来越好了啊

期待allegro gxl

知道它有很多功能，可就是不知道该怎么用啊！就比如说电路仿真，各个参数的详细设定方法。我到新华书店找了好久也没找到相关指导的书籍！那位能指点下！

能否发一个ALLEGRO的软件给我，谢谢！

liuziyu1361@yahoo.com.cn

  万分感谢！

老大，你的邮箱真牛逼！能装1.56GB