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用HDL画原理图一个非常奇怪的问题！
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我的原理图都已经能打包生成网表了，但是因为一个四孔的跳线改为两孔的跳线之后却无法生成网表，错误提示如下：
Reading Configuration: pciproject_lib pcidesign cfg_package
van.exe -q -nolinks -sironly -cdslib cds.lib "F:\pciproject\worklib\pcidesign\sch_1\verilog.v" -lib "pciproject_lib" -view sch_1 -instanceview sch_1 -instanceview entity -define VAN -globals "pciproject_lib.glbl:pcidesign_cfg_package"
Error: Failed to VAN F:\pciproject\worklib\pcidesign\sch_1\verilog.v
请问是何原因?
不晓得...
旁听~`
symbol的package对应关系不正确
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