导入网络表出错了，哪位大侠帮帮忙！在线等！谢谢！

Cadence Design Systems, Inc. netrev  Sat Mar 10 08:45:06 2007
(C) Copyright 2002 Cadence Design Systems, Inc.

------ Directives ------

RIPUP_ETCH FALSE;
RIPUP_SYMBOLS NEVER;
MISSING SYMBOL AS ERROR FALSE;
SCHEMATIC_DIRECTORY '.';
BOARD_DIRECTORY '';
OLD_BOARD_NAME 'C:\PSD_Data\unnamed.brd';
NEW_BOARD_NAME 'C:\PSD_Data\unnamed.brd';
UPDATE_DEPTABLE FALSE;

CmdLine: netrev -$ -5 -i . -y 3 -z C:\PSD_Data\#Taaaaaa01596.tmp

------ Preparing to read pst files ------

#1   ERROR(24) File not found
     Packager files not found

#2   ERROR(102) Run stopped because errors were detected

netrev run on Mar 10 8:45:06 2007

   COMPILE 'logic'
   CHECK_PIN_NAMES OFF
   CROSS_REFERENCE OFF
   FEEDBACK OFF
   INCREMENTAL OFF
   INTERFACE_TYPE PHYSICAL
   MAX_ERRORS 500
   MERGE_MINIMUM 5
   NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'
   NET_NAME_LENGTH 24
   OVERSIGHTS ON
   REPLACE_CHECK OFF
   SINGLE_NODE_NETS ON
   SPLIT_MINIMUM 0
   SUPPRESS   20
   WARNINGS ON

  2 errors detected
 No oversight detected
 No warning detected

cpu time      0:01:04
elapsed time  0:00:00

 ackager files not found

可是我在place/manually里面的lib里面可以看到封装呀，请教一下，导入网络用的是哪个库呢?谢谢！

我也想知道....

是不是封装的管脚与原理图的管脚不符

封装的管脚与原理图的管脚没问题。我觉得网络所用的库是是不是跟allegropcb的库地址不同，哪位仁兄能帮下忙吗?

再顶一下，这里高手一定有的，看哪位高手能雪中送炭！求救了！

解决了 ，谢谢朋友们帮我顶贴！是因为我的原理图软件用的是allegro自带的，导入时要选capture hdl, 就可以了！

路径有可能不对/