Allegro设计-WG拉线-Allegro输出流程讨论

Allegro设计-WG拉线-Allegro输出流程讨论
各位兄弟姐妹。现在想走一下Allegro设计-WG拉线-Allegro输出流程。因为很多资源在Allegro那边，所以不想搞什么Dx-Expedition PCB,中心库什么的，就只想用WG拉线。听说中兴、华为是这么做的。

Mentor提供了Expedition -DFL模式，提供官方Skill，将Allegro的设计输出了dfl文件导入到Expedition -DFL模式，然后再输出NDD文件导回到Allegro。但是现在用的SPB15.X，在做导入NDD文件（执行Skill:dcad in）的时候出现错误：

E- *Error* fprintf: argument #1 should be an I/O port (type template = "ptg") - nil

所以这个我想要的流程走不下去了，请大家说说，这是个什么原因，有无其他解决办法呢?

也想知道。lz可不可以把你知道的说详细一点儿，
如何“提供官方Skill，将Allegro的设计输出了dfl文件导入到Expedition -DFL模式”，skill是怎样的?上传一个好吗?

Mentor的Expedition -DFL模式是不能联网的，如果不能联网的话还不如用Allegro做方便。

2楼的，我用的方法有问题，所以还是不说了