关于sch与pcb同步的问题

powerlogic与powerpcb的同步中有个功能，就是可以先比较原理图与pcb的差别然后再选择是从sch eco 到pcb还是从pcb eco到sch。我觉得这个功能很实用。因为有时在编辑原理图过程中，或是意外出错，造成sch出错，如果直接同步到pcb，会使pcb网络出错而不自知。如果有了比较功能，先比较一下，就会知道哪些不同是合理的，哪些是异常的。可以避免这种错误。

现在我在试用dxdesigner/expedition，以及orcad/allegro时，他们都有同步的功能，可是好像都没有比较的功能。不知道是根本就没有，还是说我没有找到方法。

concept/allegro最强的功能就是线路图与PCB完全同步.

同步功能都是有的，可是在同步之前的比较功能就不是都有的。

它的比较功能比Power logic/Power pcb 强多了.

allegro\tool\design compare

Thanks, Allegro我还没有完全了解.

谢谢提点.

我看了一下,好不容易做. 它可以接受的输入文件只能是这几种:

import one of the following file types for display in the Design Compare window:

3rd-Party Netlist File - a netlist imported from a third party tool using the netin command

Netlist Report File - a netlist created by running the Net List report on an Cadence design

Net View Extract File - a netlist created using the extracta command

Mentor Nets File - a netlist and component list in Mentor format

Mentor Neutral File - a Mentor file in ASCII format that provides information about nets, geometry, pins, board locations, drill holes, pads, and test points

可这些文件在原理图(Orcad或是DxDesigner)上怎么才能输出这种格式? 

还请wangxs大哥再指点一下.谢谢.

在Orcad\Create NetList\Other\telesis.dll 输出.

将 netlist 格式的后缀改为 .txt 输出, import-> allegro\tool\design compare．

end.

duoxie 

    感谢wangxs。

yjdtjtj

学习了