请教如何设置约束条件！

建议你去看看X:\Cadence\PSD_14.1\doc里面有关的资料,找相关的看看吧！有什么发现还望告知,我对设置约束条件也不是很在行,大家多多交流~~

我只知道WIDTH与SPACING 的设置：
1.EDIT->ROPERITES,在OPTION中点选MORE，看到FIND BY NAME/PROPERTY
   object type:net,选择你要归为一组的所有信号，然后点选APPLYE，
2 。看到EDIT PROPERTY，从列表中选择Net spacing type,给该组一个名字，如：CPU 5：15：20，如果该组的线宽不是STANDARD的（假如其他没有设置的线都是5mil），那么你在这个状态下，多选一项：min_line_width,输入线宽，如7，然后点选APPLYE。其他的各组的线也如法设置
3。设置完成后，在ICONS拦中，选择如天平样子的图标，在SPACING RULE SET，中选择Assignment table,在这个表格中调理各组之间的间距，如CPU5：15：20，他与自己之间的距离是15，与其他的组是20
明白吗?

像ALLEGRO的约束设置很多。
像可以设置线宽，间距，等长，走线路径等等。
几忽你需要的它都可以帮你设置。
像这个问题大家可以多多交流。
我也很菜.

在allegro里面约束管理器要和SiXP联系起来使用才能发挥它的真正功能！
可以上cadence的网站上看在线演示的，有详细的说明。

please show us the links,i can't find it！

http://www.cadencepcb.com
http://www.specctraquest.com
里面对于newsettler有很详细的使用讲解，找找吧！

不错,顶一下！感谢小编！不怎么样啊，BS一下！问题解决了，多谢朋友！不错,顶一下！感谢小编！

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