从Capture CIS导入网表到Allegro的问题

在Capture CIS画好原理图，在create netlist时

选中create or update Allegro PCB Editor Board

其他默认

确定后弹出：Error:Netrev failed

                     Please refer to Session log or netrev.lst for details

查看 Session log 是无数个相同语句.....忘了是什么，不过看上去好象没有什么意义

然后Capture CIS就无响应了

就连用Capture CIS打开别人画好的原理图再按以上操作，这时无错误提示了

但在弹出的Allegro中却什么都没有

请高手指点该怎样正确从Capture CIS 导入网表到Allegro Cadence 15.5

netin完要再把零件placement出来的。

o 我再试试

hehe

但是第一个问题还是没解决

元件属性里的FOOT...（忘了全名了）封装，能不能随便填啊

我觉得可能是那个问题，我不知道一些元件的

FOOT。，就照PROTEL的填

不能哦,一定要填正确

是不是原理图利用到的footprint必须在allegro里能找到才可以?但问题是我现在看不到allegro里封装，更不可能填正确，请高手指点一下。谢谢！

这需要对库进行管理

呵呵

必须要对应库里定义的名称填写，导入网表后，要place后才能看见~`

不要的。封装要填完，不然就导不过去的。你随便填就可以了。

如果填的封装库里没有，就是在place的时候，找不到而已，不影响导表。

导过之后，慢慢改封装就可以了。

请大侠指点，下面这些错误是什么原因，谢谢！我实在找不出来问题在哪里了?

Spawning... "D:\Allegro\tools\capture\pstswp.exe" -pst -d "e:\abc\abc.dsn" -n "e:\abc\allegro" -c "D:\Allegro\tools\capture\allegro.cfg" -v 3 -j "PCB Footprint"
#1 Error   [ALG0045] multiple pin 14's which have different nets connected for U3: HALFADD, HALFADD (3.80, 2.40).
              Check for incorrect packaging of all devices in U3.
#2 Error   [ALG0045] multiple pin 7's which have different nets connected for U3: HALFADD, HALFADD (3.80, 2.40).
              Check for incorrect packaging of all devices in U3.
#3 Error   [ALG0045] multiple pin 14's which have different nets connected for U3: HALFADD, HALFADD (3.30, 2.20).
              Check for incorrect packaging of all devices in U3.
#4 Error   [ALG0045] multiple pin 7's which have different nets connected for U3: HALFADD, HALFADD (3.30, 2.20).
              Check for incorrect packaging of all devices in U3.
#5 Error   [ALG0045] multiple pin 14's which have different nets connected for U3: HALFADD, HALFADD (3.80, 2.40).
              Check for incorrect packaging of all devices in U3.
#6 Error   [ALG0045] multiple pin 7's which have different nets connected for U3: HALFADD, HALFADD (3.80, 2.40).
 
            Check for incorrect packaging of all devices in U3.
#7 Aborting Netlisting... Please correct the above errors and retry.

Exiting... "D:\Allegro\tools\capture\pstswp.exe" -pst -d "e:\abc\abc.dsn" -n "e:\abc\allegro" -c "D:\Allegro\tools\capture\allegro.cfg" -v 3 -j "PCB Footprint"

你看看你的U3器件是否做正确了！我觉得有问题！好象跟你的pin脚的名称有关系！你可以看看！

我是相当晕哦

原来第一个问题是我的原理图名和文件夹都用了中文，改成字母就不会无响应了

然后是封装就是那个FOOTPRINT，不能乱填，（这下惨了，还要了解FOOTPRINT了）

我对CAPTRUE CIS的严格性深表感叹，像PROTEL，就算是POWER PCB也不至于要自己写封装名

不然怎么是全球销量冠军呢，真不知道它的严格性对我这种初学者是好是坏

顺便问一下，哪里能查到元件的FOOTPRINT，除了DATASHEET，因为我想我可能找不到电阻DATASHEET

谢拉

我用的是Allegro里capture里的库，总是提示u3的7和14脚重复用vcc 和GND，很烦人，弄了两三天也弄不明白，我想学习candence不至于这么费劲吧！

u3 cis 线路里的库,edit part，里面的pin name也是不能重复的。

 怎样看到对应库里定义的名称?

我也遇到了同样的问题，搞了二天，好后，我只是反原理图中的符号换了一下，刚开始我用的是4069，出现了上面的问题，改成4069/SO后就好了，我想可以是封装和原理图不对应造成的吧，但在PRTOEL里肯定不会出现这样的问题，可能是规则过于严格。

怎样看到对应库里定义的名称?

哪位能告诉一下啊，先谢拉

我也导不进啊

学习

建议小编看看书，有些基本的东西都还不明白呢，整出一堆问题