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pcb更新后，出现DRC错误
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layout过程中对原理图进行了局部修改，重新生成网表导入Allegro，发现以前BGA封装上已经连线的地方出现了大量DRC错误，但是在没有重新导入之前没有报错啊，哪位碰到过类似的问题，还望指出原因，不胜感激
是不是网络名不一样了?有些网络名是由原理图软件随机生成的流水号，当修改了原理图以后生成网表时会重新生成流水号，而Allegro会保留走线的网络名，这样就会导致线在焊盘上却出线DRC的问题。
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