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请问一下allegro中等长线容限依据什么来设置的呢？
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在我画的板子中所画的总线需要等长设置,但我该如何设置其约束呢?根据是什么?时钟沿的上升时间吗?
请高手们指导指导！谢谢！
這個要根據你的綫路來看，重要的clock，data，addrass等需要做等長
能详细点吗?
比如说100M的sdram的话，该如何设置呢?
根據RD提供design specification
不详细
看芯片设计的余量留给你多少。留的多，你做pcb就宽松，留的少，你做pcb就紧张些。不能一概而论，单看频率，上升时间是没有意义的
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