求助：DDR2布线问题

本人最近做了一个六层板，里面包含有两片166M ddr2 芯片，由于项目时间比较紧，做PCB时没有做仿真，现在调试该板时发现DDR无法正常运行，ddr布线如下：线宽5MIL，间距5MIL，时钟、数据、DQS、地址线、控制线严格等长，每组信号线长约2100MIL，时钟差分线等长绕线间距为3w，其余绕线间距为1w.，请问这样布线有什么不对?请路过的同仁指点一下，pcb图受限，无法上传。

别让它沉下去,自己先顶一下！

补充一点，层叠结构为：

1、重要信号（包括DDR）层

2、地层

3、一般信号层

4、电源层

5、地层

6、重要信号（包括DDR）层

有无做阻抗控制?

请问一下小编有没有DDR2内存插槽的allegro封装啊，谢谢了

你规则设置有问题，，信号完整性过不了，，，，

DQS、地址线、控制线严格等长，每组信号线长约2100MIL

怎么个等长法的?控制器的SPEC是怎么说的?我觉得时钟跟DQS信号的长度匹配可能有问题