DDR2-4/6层板(布局布线)问题

DDR2 K4H511638C-UCCC芯片TSOP66封装

4层
布局:重叠型(两片)
走线QS.CLOCK.DQ.DM.control==走等长线.误差0.1mm

     数据线长度:35.9-36mm  地址线长度:65.2-65.3mm  clock;43.7mm

    地址线走星形(利用到VCC层的一部分来走)
     VTT用TOP.BOT层来割块.
     参考电压分压后用VCC层走1MM粗线.
过孔:2个以内.
工艺:0.127mm线宽.线间距.

问题:很难调试.不稳定.

发板前我没做过仿真.对仿真还都不懂.没接触.而DDR在最近才接触的.

这是我这块板的问题.麻烦有做过的或者对DDR这方面很了解的同仁前辈.帮我分析下:我以上所做的是不是不合理.或者有什么好的改进建议呢.

麻烦啦.谢谢.

6层
层叠:t-g-s-v-g-b(有两个GND平面.其一原因是这块板不复杂)
布局:重叠型(重叠2/3)  4片
延长类型:2W弧形.
过孔数量=2个.
工艺:线宽/间距5/8mil.过孔0503
走线QS.CLOCK.DQ.DM.control==走等长线(有一组数据线利用到VCC层来走).
走线长度在2440-2480间.
这是我手上一项目中的DDR做到此因为某事情而暂停下来.固再问问大家.能否给我些建议.
问题:1.它们之间的误差以多少为准.所有的误差都一样?还是各不一==?

     2.这样的层叠.布局.类型==合理吗.有没更好的安排.
     3.DDR下的GND如何处理.

     4.DDR下的VTT.参考电压如何分割.

(有些同仁说.200M以内的其它没那么多要求.可随便走.我们有走过一版不走等长的随便板.很不稳定.)

也看了论坛里的许多前辈们对DDR类似问题的解答.讨论.

都是各说其词.面上都差不多.但点上的就有所不一.

有的同仁说.要看平台.平台不一.要求不一.

固我找了关于K4H511638C-UCCC芯片的layout guide的资料.就是都没有找着.

所以拿出了自己手上所做的板..就是想让大家能更明白我的困扰..问题之因.更好的帮我分析..

呵呵..

很抱歉。发错地方了。此帖内容我己转到SI高速设计版块了。

麻烦小编删下此帖。谢谢。