我用15.7版本在CANDENCE中更改了器件封装后

稍显奇怪的问题，不妨把问题稍微描述清楚一些。
1. 在Cadence中修改原理图，在Capture（也叫Orcad Capture CIS、Design Entry CIS）中还是ConceptHDL中（也叫Design Authoring、Design Entry HDL）中?
2. 在Cadence中是如何修改封装的?可能是修改的地方不对。
3. 如何生成的网表，如何导入的网表?这个过程不对的话也会有你所说的结果。

我是在Orcad Capture CIS中修改原理图，选中PART，右键"编辑属性"中“PCB footprint ”中更改了器件封装（ALLEGRO封装库中已有新封装的DRA文件），产生网表，同步ALLEGRO,QUICK PLACE 后重新放置器件，结果还是原来的封装，根本没变成我更改后的封装，以前也这么更新过，是可以的，不知这次为什么不行，请问是哪里需要设置吗?谢谢

步骤大致是正确的，确认一下以下几个问题：
1. 用文本编辑器打开所产生的网表文件，看看封装是否已经正确修改。可以以你修改的封装为关键字查找，看看封装对应的器件中是否有所需包含的位号。
2. 如果确认了网表的正确，再确认一下网表导入的文件夹是否选择正确；
3. 如果上述都是正确的，在PCB中看看对应的器件是否fix起来了，去除fix或者在导入选项中勾选ignore fixed properties（是这个意思，文字未必一致）；
4. 以上还是没有问题的话，大概就是你的新封装和老封装虽然不同名但是同样了，确认一下是否这点，注意dra和psm的不对应也会造成这个问题。