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内电层与过孔间距问题
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如图所示，为什么我的内电层会给过孔让出那么多大距离?到ANTI不就可以了么?
困扰我很久了。哪位解答一下，小弟不胜感激啊！
[求助]内电层与过孔间距问题
LZ用得什么软件?
Cadence 16.2
设成正片了?或者是负片但加了额外的anti或keepout?
是负片。额外的anti或keepout在哪里加?
这里的，我已经改了
学习下。
平面层请用静态shape
我也遇到了这个问题。可以试试选择shape -> Parameters，把Clearances中的via改成Thermal/anti，会有改善，但不能完全去掉。这个问题很有意思，值得深入探讨。
确认是16.2的bug，今天打了16.20.048补丁，解决了。
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