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如何处理SWAP后回注至原理图时,封装引脚顺序被打乱的问题?

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如FPGA、连接器等在Allegro中使用Swap功能后回注到原理图中去,可以看见网络位置未改变,更换的是原理图中对应的元件封装中的各引脚位置,即原理图封装被修改了。
而我现在想问的是,如AD这类软件都支持在SWAP后更新原理图时可以选择更新网络位置或原理图封装引脚位置,为何Cadence没有这个功能~
或者是我没有发现?
烦请各位赐教

更新网络名位置事实上很难实现,由于网络有可能是连接了NetClass、Port、offpage,而网络的优先级又低于这三者,所以只改网络名的话,事实上的网络连接并没有改变。我不清楚AD是怎么处理这个问题的,对可交换的网络扇出方式做限制?
另,Orcad在交换管脚时固然是交换了管脚显示的位置,但是管脚和管脚名的对应关系没有改变,本质上封装是没有改变的,只是看起来管脚换位了,检查起来麻烦一些。如果建库时确保一个原理图符号模型的正确性后再发布,我们在管脚交换时就可以自由交换(因为内部的规则已经限定了可交换的管脚),不用管管脚位置是否有变化了。

优先级这个解释比较合理。
AD具体怎么实现的我也不了解。
这种回注方式在多人项目中合作处理比较麻烦,更改之后对校验者造成了可读性方面的障碍~

如果交换管脚出现在FPGA应用上,不妨试试Cadence的FSP(FPGA System Planner)。

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【展会名称】2013年香港国际春季灯饰展览会
【展会时间】2013年4月6日—9日
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【展会名称】2013年日本国际LED/OLED照明技术展览会(LIGHTING JAPAN)
【展会时间】2013年1月16-18日
【展会地点】日本东京
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7.香港国际春季灯饰展览会    中国/香港          4月06-09日            
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12.韩国国际LED&OLED展  韩国    首尔           6月26-29日            
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18.韩国国际照明展览会   韩国首尔              10月17-19日            
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