PCB_Layout_and_SI_问答（第二篇）

6关于test coupon.test coupon的设计有什么规范可以参照吗?如何根据板子的实际情况设计test coupon?有什么需要注意的问题?谢谢！

专家解答:
      test coupon是用来以TDR (Time Domain Reflectometer) 测量所生产的PCB板的特性阻抗是否满足设计需求。 一般要控制的阻抗有单根线和差分对两种情况。 所以，test coupon上的走线线宽和线距(有差分对时)要与所要控制的线一样。 最重要的是测量时接地点的位置。 为了减少接地引线(ground lead)的电感值， TDR探棒(probe)接地的地方通常非常接近量信号的地方(probe tip)， 所以， test coupon上量测信号的点跟接地点的距离和方式要符合所用的探棒。 以下提供两篇文章参考:
1. http://developer.intel.com/design/chipsets/applnots/pcd_pres399.pdf
2. http://www.Polarinstruments.com/index.html(点选Applicationnotes)

7.关于高速PCB设计中信号层空白区域敷铜接地问题.在高速PCB设计中，信号层的空白区域可以敷铜，那么多个信号层的敷铜是都接地好呢，还是一半接地，一半接电源好呢?
专家解答:
    一般在空白区域的敷铜绝大部分情况是接地。 只是在高速信号线旁敷铜时要注意敷铜与信号线的距离， 因为所敷的铜会降低一点走线的特性阻抗。 也要注意不要影响到它层的特性阻抗， 例如在dualstripline的结构时。

8. 特性阻抗.感谢您回答我上次的问题。上回您说电源平面和地平面基本上都是金属平面，所以对电场磁场都有屏蔽效应，那我可以把电源平面上面的信号线使用微带线模型计算特性阻抗吗?电源和地平面之间的信号可以使用带状线模型计算吗?
专家解答:
    是的， 在计算特性阻抗时电源平面跟地平面都必须视为参考平面。 例如四层板: 顶层-电源层-地层-底层， 这时顶层走线特性阻抗的模型是以电源平面为参考平面的微带线模型。

9.高速信号线的匹配问题.在高速板(如p4的主板)layour，为什么要求高速信号线(如cpu数据，地址信号线）要匹配? 如果不匹配会带来什么隐患?其匹配的长度范围（既信号线的时滞差）是由什么因素决定的，怎样计算?
专家解答:
    要求走线特性阻抗匹配的主要原因是要避免高速传输线效应(transmission line effect)所引起的反射(reflection)影响到信号完整性(signal integrity)和延迟时间(flighttime)。也就是说如果不匹配，则信号会被反射影响其质量。
所有走线的长度范围都是根据时序(timing)的要求所订出来的。影响信号延迟时间的因素很多，走线长度只是其一。P4要求某些信号线长度要在某个范围就是根据该信号所用的传输模式(common clock或source synchronous)下算得的timingmargin，分配一部份给走线长度的允
许误差。 至于， 上述两种模式时序的计算， 限于时间与篇幅不方便在此详述， 请到下列网址
http://developer.intel.com/design/Pentium4/guides下载"IntelPentium 4 Processor in the 423-pin Package/Intel 850 Chipset Platform DesignGuide"。 其中"Methodology for Determining Topology and Routing Guideline"章节内有详述。

10.测试点生成.在高密度印制板上通过软件自动产生测试点一般情况下能满足大批量生产的测试要求吗?添加测试点会不会影响高速信号的质量?
专家解答:
    一般软件自动产生测试点是否满足测试需求必须看对加测试点的规范是否符合测试机具的要求。另外，如果走线太密且加测试点的规范比较严，则有可能没办法自动对每段线都加上测试点，当然，需要手动补齐所要测试的地方。
至于会不会影响信号质量就要看加测试点的方式和信号到底多快而定。基本上外加的测试点(不用线上既有的穿孔(via or DIP pin)当测试点)可能加在线上或是从线上拉一小段线出来。前者相当于是加上一个很小的电容在线上，后者则是多了一段分支。这两个情况都会对高速信号多多少少会有点影响，影响的程度就跟信号的频率速度和信号缘变化率(edge rate)有关。影响大小可透过仿真得知。原则上测试点越小越好(当然还要满足测试机具的要求)分支越短越好。