关于晶振同时给DSP 和FPGA同时提供时钟的问题

提高晶振的负载能力吧
还有公用一个晶振，估计有时钟同步的意思。
要求不高可以2个芯片直接接一个晶振的，我们测试过我们自己研发的的ASIC 8个芯片公用一个有源晶振能正常工作，并且量产了没什么问题。

用时钟分配器就可以了。

的确是为了时钟同步，但是提高晶振负载能力这一项，我有个问题。
一下是这几个的参数
晶振的output load ：
15pF // 10kohms
(30pF max. for F ≤ 50MHz)我用的24M,因此最大可以负载30pf
dsp的datasheet中提到输入电容 15pf
FPGA 的datasheet中提到clock pin capacitance 12pf
请问我可以不为了提高负载能力而专门加这个lvth125器件吗？

老师
使用时钟分配器的目的是什么呢？
是为了提高负载能力吗？
晶振的output load ：
15pF // 10kohms
(30pF max. for F ≤ 50MHz)我用的24M,因此最大可以负载30pf
dsp的datasheet中提到输入电容 15pf
FPGA 的datasheet中提到clock pin capacitance 12pf
我感觉上面的数据可以不为负载能力考虑
是为了去掉因为一个时钟线分出两根线走T形结构导致的信号完整性问题吗？
我也不用电平转换之类的。