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关于ddr时钟与地址，控制/命令走线的偏差范围的问题
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有资料说：CLK需200ps左右的附加延时才能与地址，控制/命令的时序对齐，要求CLK差分对要比地址，控制/命令的走线长1000-1200mill；又有资料说：地址，控制/命令需以CLK为参照走线，走线长度的允许偏差范围要小于100mill。
不知这两个明显矛盾的布线规则，哪一个正确，或者是因为总线频率不同，有这两个不同的要求。望大神赐教！
不知这两个明显矛盾的布线规则，哪一个正确，或者是因为总线频率不同，有这两个不同的要求。望大神赐教！
根据具体的芯片资料来。好好看datasheet.
哦，这样呢，thks，大师！
大师！DDR的Datasheet有那些关键点和要素要看呢？对布线有帮助的？
从头到尾翻译成中文，你就懂了
翻译过来的准吗？有点难度
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