FPGA设计风格经验谈

在进行FPGA设计时，有很多需要我们注意的地方。具有好的设计风格才能做出好的设计产品，这一点是毋庸置疑的。那么，接下来，小编就带大家一起来看看，再进行FPGA设计时，我们都要注意哪些呢

一.命名风格：

1不要用关键字做信号名;

2不要在中用VERILOG关键字做信号名;

3命名信号用含义;

4命名I/O口用尽量短的名字;

5不要把信号用高和低的情况混合命名;

6信号的第一个字母必须是A-Z是一个规则;

7使模块名、实例名和文件名相同;

二.编码风格

记住，一个好的代码是其他人可以很容易阅读和理解的。

1尽可能多的增加说明语句;

2在一个设计中固定编码格式和统一所有的模块，根从项目领导者定义的格式;

3把全部设计分成适合数量的不同的模块或实体;

4在一个always/process中的所有信号必须相关;

5不要用关键字或一些经常被用来安全综合的语法;

6不要用复杂逻辑;

7在一个if语句中的所有条件必须相关;

三.设计风格

1强烈建议用同步设计;

2在设计时总是记住时序问题;

3在一个设计开始就要考虑到地电平或高电平复位、同步或异步复位、上升沿或下降沿触发等问题，在所有模块中都要遵守它;

4在不同的情况下用if和case;

5在锁存一个信号或总线时要小心;

6确信所有寄存器的输出信号能够被复位/置位;

7永远不要再写入之前读取任何内部存储器(如SRAM)

8从一个时钟到另一个不同的时钟传输数据时用数据缓冲，他工作像一个双时钟FIFO;

9在VHDL中二维数组可以使用，它是非常有用的。在VERILOG中他仅仅可以使用在测试模块中，不能被综合;

10遵守register-in register-out规则;

11像synopsys的DC的综合工具是非常稳定的，任何bugs都不会从综合工具中产生;

12确保FPGA版本与ASIC的版本尽可能的相似，特别是SRAM类型，若版本一致是最理想的;

13在嵌入式存储器中使用BIST;

14虚单元和一些修正电路是必需的;

15一些简单的测试电路也是需要的，经常在一个芯片中有许多测试模块;

16除非低功耗不要用门控时钟;

17不要依靠脚本来保证设计。但是在脚本中的一些好的约束能够起到更好的性能(例如前向加法器);

18如果时间充裕，通过时钟做一个多锁存器来取代用MUX;

19不要用内部tri-state, ASIC需要总线保持器来处理内部tri-state;

20在top level中作pad insertion;

21选择pad时要小心(如上拉能力，施密特触发器，5伏耐压等);

22小心由时钟偏差引起的问题;

23不要试着产生半周期信号;

24如果有很多函数要修正，请一个一个地作，修正一个函数检查一个函数;

25在一个计算等式中排列每个信号的位数是一个好习惯，即使综合工具能做;

26不要使用HDL提供的除法器;

27削减不必要的时钟。它会在设计和布局中引起很多麻烦，大多数FPGA有1-4个专门的时钟通道;

四.严格遵守

1、 禁止使用时钟或复位信号作数据或使能信号，也不能用数据信号作为时钟或复位信号，否则HDL 综合时会出现时序验证问题。

2、 同一个模块中不建议同时使用上升沿和下降沿两种边沿触发方式

3、 复位后，确保所有的寄存器必须被初始化，防止出现不可预测的状态

4、 严禁模块内部使用三态、双向信号

在内部由于需要，要使用双向信号时，如某sdram接口模块有：inout sdram_bus，可以在顶层模块中对此总线做拆分处理，分别为：sdram_in, sdram_out, sdram_en三个信号控制, 并在顶层进行双向总线建模，如下示例代码(13)：

assign sdram_in = sdram_bus;
assign sdram_bus = (sdram_en == 1’b1) sdram_out : ‘bz;

示例代码13 双向总线建模

5、 可综合版本严禁使用延时单元(如： test_r = #5 test)，清楚其他不可综合的系统任务，如：读写文件

6、 建议时序逻辑中建议一致使用非阻塞赋值，组合逻辑中一致使用阻塞赋值

7、 在组合逻辑进程中，其敏感向量表中要包含所有要读取的信号，防止仿真与综合结果不一致，如示例代码(14)

always @ (a or c) always @ (a or b or c)
begin begin
d1 = a c; d1 = a c;
d2 = b | c; d2 = b | c;
end end

糟糕的风格 良好的风格

此例的糟糕风格代码中，仿真模型中过程快只对数据a、c敏感，而忽略了b，但在综合模型中综合结果是对a、b、c都敏感的，两者的差异会导致仿真结果与综合结果有可能不一致。分析如下:

当数据c与a、b同步(有固定的相位差)，且c的变化频率平稳且大于或等于a、b时则仿真结果与综合结果是一致的，否则，就会造成仿真结果的错误，误导我们对设计做出错误的判断。

[p]

8、 代码中避免使用*、/等复杂的数学运算，在运算双目中数据较大时，速度就会很慢，导致关键路径，因而一般采用定制内核方式，实现上述的复杂运算。

9、 一个过程块中只包括相关信号的操作，如示例代码(15)

always @ () always @ ()
begin begin
//... //...
test1 = test0; test1 = test0;
test3 = test2; end
end always @ ()
begin
//...
test3 = test2;
end
糟糕的风格 良好的风格

10、 在FPAG中，所有时钟，以及高负载信号应约束到全局时钟管脚

11、 在FPAG中，禁止使用门控时钟(示例代码16)、行波时钟

assign clk50m_ctl = clk_50m_en clk50m;或
always @ (posedge clk50m)
begin
clk50m_ctl = clk_50m_en clk50m;
end

示例代码16 门控时钟

12、 在FPGA中如果需要对时钟分频，必须采用 FPGA自带PLL(Altera)/DLL(Xilinx)进行分频

13、 禁止在例化时的端口连接上使用组合逻辑

14、 所有pin脚输入数据必须经过一级寄存，滤除毛刺，确保数据的稳定性以及保证建立时间(Tst)

15、 所有pin脚输出数据必须经过一级寄存，确保下游器件的数据保持时间Th顶层只允许存在例化，不允许有功能代码

五.强烈建议

1、 声明多位的变量(寄存器)时，使用由高到的的方式：reg [31:0] addr;

2、 声明寄存器组时，寄存器的位数由高到低，维数由低到高： reg [32-1:0] mem [0:15]

3、 if -else嵌套不超过7层，case语句要有保护语句default

4、 在verilog语法中， if...else if ... else 语句是有优先级的，一般说来第一个if的优先级最高，最后一个else的优先级最低。如果描述一个编码器，在XILINX的XST综合参数就有一个关于优先级编码器硬件原语句的选项Priority Encoder Extraction.而case语句是平行的结构，所有的case的条件和执行都没有“优先级”。而建立优先级结构会消耗大量的组合逻辑，所以如果能够使用case语句的地方，尽量使用case替换if...else结构。

5、 在无明确要生成锁存器时，要写完整的选择分支，避免产生锁存器

6、 采用2段式或3段式FSM做设计，尽量避免采用1段式

7、 建议模块所有输入信号经过一级寄存器，缩短组合逻辑路径

8、 一行程序以小于80 字符为宜，不要写得过长

在例化时(即不同模块的端口绑定)，尽量使用名字关联，不要使用位置联。这样有利于调试和增加代码的易读性。

六.推荐使用

1、 尽量使用无路径的“include”命令行; HDL应当与环境无关，如示例代码(17)：

`include “../mem_map.inc” `include “mem_map.inc”

示例代码15 糟糕的风格 示例代码15良好的风格

2、 在不同的层级上使用统一的信号名;容易跟踪信号，网表调试也容易

3、在顶层文件模块中，在开始的时间标度命令中写 “timescale 1ns/10ps”; 子模块就不要写了。便于统一修改。综合时，也容易注释掉。

【编辑总结】：好了，说到这里，想必大家对我们的FPGA设计风格和必知事项已经有了一定的了解了。学以致用，那么接下来的话，就要将这些规则应用到我们的实践之中。希望感兴趣的你们在看完这篇文章后，能够自己去实践实践，加深印象。